CMOS電路中ESD保護結(jié)構(gòu)要如何設(shè)計？
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摘要 : 靜電放電會給電子器件帶來破壞性后果，是導(dǎo)致集成電路失效的主要原因之一。隨著集成電路技術(shù)的不斷發(fā)展，CMOS電路的特征尺寸不斷縮小，管的柵氧厚度越來越薄，芯片面積越來越大，MOS管所能承受的電流和電壓也越來越小，外圍環(huán)境沒有改變。
靜電放電會給電子器件帶來破壞性后果，是導(dǎo)致集成電路失效的主要原因之一。隨著集成電路技術(shù)的不斷發(fā)展，CMOS電路的特征尺寸不斷縮小，管的柵氧厚度越來越薄，芯片面積越來越大，MOS管所能承受的電流和電壓也越來越小，外圍環(huán)境沒有改變。因此，為了進一步優(yōu)化電路的ESD電阻性能，如何使整個芯片的有效面積盡可能小，ESD性能的可靠性滿足要求，而不需要額外的工藝步驟，是IC設(shè)計人員主要考慮的問題。
ESD保護原理
ESD保護電路的設(shè)計是為了避免工作電路對ESD放電路徑的破壞，保證ESD發(fā)生在任意兩個芯片引腳之間，并有合適的低阻旁路將ESD電流引入電源線。這種低阻旁路不僅要吸收ESD電流，還要箝位工作電路的電壓，防止工作電路因電壓過載而損壞。當(dāng)電路正常工作時，防靜電結(jié)構(gòu)不工作，這使得ESD保護電路需要具有良好的工作穩(wěn)定性，并且在發(fā)生ESD時能夠快速響應(yīng)。同時，在保護電路的同時，防靜電結(jié)構(gòu)本身不會受到損壞。防靜電結(jié)構(gòu)的負面影響（如輸入延遲）必須在可接受的范圍內(nèi)，防靜電結(jié)構(gòu)應(yīng)鎖定。
CMOS電路ESD保護結(jié)構(gòu)設(shè)計
大部分ESD電流來自電路外部，因此ESD保護電路一般采用pad、i/o電路設(shè)計。典型的i/o電路由輸出驅(qū)動和輸入接收器組成。ESD通過pad引入芯片。因此，所有與i/o中的pad直接相連的器件都需要建立一個并聯(lián)的ESD低阻旁路，將ESD電流引入電壓線，然后從電壓線分配到芯片的每個引腳，以減少ESD沖擊。對于i/o電路，連接到pad的輸出驅(qū)動器和輸入接收器必須確保當(dāng)發(fā)生ESD時，形成與保護電路平行的低電阻路徑，繞過ESD電流，并且保護電路的電壓能夠立即有效地箝位。但在這兩部分正常工作時，并不影響電路的正常工作。
常用的ESD保護器件有電阻、二極管、雙極晶體管、MOS管、晶閘管等，由于MOS管與CMOS工藝具有良好的兼容性，因此常用MOS管構(gòu)成保護電路。
CMOS工藝下的NMOS管具有橫向寄生的n-p-n（source-p-襯底漏極）晶體管，它在通電時可以吸收大量的電流。最典型的器件結(jié)構(gòu)是門接地NMOS（GGNMOS）。
在正常操作下，NMOS橫向晶體管將不導(dǎo)通。當(dāng)發(fā)生ESD時，漏極和襯底耗盡區(qū)會發(fā)生雪崩，產(chǎn)生電子空穴對。部分空穴被源吸收，其余空穴流過基片。由于襯底電阻Rsub的存在，襯底電壓升高。當(dāng)襯底和源之間的PN結(jié)為正時，電子從源發(fā)射到襯底。這些電子被漏源間的電場加速，導(dǎo)致電子與空腔發(fā)生碰撞電離，從而形成更多的電子空穴對，增加流經(jīng)n-p-n晶體管的電流，最終使NMOS晶體管發(fā)生二次擊穿。此時，擊穿不再可逆，NMOS管將被損壞。
為了進一步降低ESD兩端輸出驅(qū)動器上NMOS的電壓，可以在ESD保護器件和GGNMOS之間增加電阻。這個電阻不會影響工作信號，所以不能太大。在平面布置圖中通常使用多電阻。
僅采用一級ESD保護。當(dāng)ESD電流較大時，電路中的管可能會發(fā)生故障。GGNMOS已打開。由于靜電放電電流很大，基板和金屬絲上的電阻不容忽視。此時，GGNMOS不能箝位輸入和接收柵極電壓，因為GGNMOS與輸入和接收端襯底之間的IR壓降是輸入和接收端之間的壓降。為了避免這種情況，可以在輸入接收器附近增加一個小尺寸的GGNMOS用于二次ESD保護，它可以鉗制輸入和接收器的柵極電壓。
在布置圖中，要注意：
（1）外圍Vdd和VSS布線應(yīng)盡可能寬，以減少布線的阻力；
（2） 設(shè)計了vdd-vss之間的電壓箝位結(jié)構(gòu)，并在靜電放電時提供vdd-vss的直接低阻抗電流放電通道。對于較大的電路，最好在芯片周圍放置一個這樣的結(jié)構(gòu)。如果可能的話，在芯片周圍放置多個Vdd和VSS焊盤，也可以增強整個電路的抗ESD能力；
（3） 外圍保護結(jié)構(gòu)的電源和接地接線盡量與內(nèi)部接線分開，外圍ESD保護結(jié)構(gòu)盡量均勻設(shè)計，避免布局設(shè)計中ESD薄弱環(huán)節(jié)；
（4） ESD保護結(jié)構(gòu)的設(shè)計應(yīng)在ESD性能、芯片面積和保護結(jié)構(gòu)等方面對電路特性進行平衡，如輸入信號完整性、電路速度、輸出驅(qū)動能力等，并考慮工藝的容差，優(yōu)化電路設(shè)計；
（5） 在實際設(shè)計的電路中，沒有直接的vdd-vss電壓鉗位保護結(jié)構(gòu)。此時，vdd-vss之間的電壓鉗位和ESD電流放電主要利用了整個芯片的整個電路中阱與襯底之間的接觸空間。因此，在外圍電路中，應(yīng)盡可能增加阱與襯底的接觸，且N+P+間距相同。如果有空間的話，最好在vdd和vss焊盤的旁邊和周圍增加vdd-vss電壓鉗位保護結(jié)構(gòu)，這樣不僅增強了vdd-vss模式下的抗ESD能力，而且增強了i/o-i/o模式下的抗ESD能力。
一般來說，按照上述一般原則，在考慮與芯片面積折衷的情況下，一般亞微米CMOS電路的抗ESD電壓可達2500V以上，可以滿足商用民用電路設(shè)計的ESD可靠性要求。
對于深亞微米和大規(guī)模CMOS的ESD結(jié)構(gòu)設(shè)計，不再采用傳統(tǒng)的ESD保護結(jié)構(gòu)。大多數(shù)深亞微米工藝的鑄造生產(chǎn)線都有自己的外標(biāo)ESD結(jié)構(gòu)，并有嚴(yán)格的ESD結(jié)構(gòu)設(shè)計規(guī)則。設(shè)計者只能調(diào)用自己的結(jié)構(gòu)，這可以使芯片設(shè)計者更加關(guān)注電路本身的功能和性能。
結(jié)束語
隨著CMOS工藝的進步，ESD保護越來越困難。ESD保護不僅僅是輸入或輸出引腳的設(shè)計，更是整個芯片的靜電保護。
另外，芯片中的每個i/o電路都需要建立相應(yīng)的ESD保護電路。另外，采用全芯片保護結(jié)構(gòu)是一個很好的選擇，也可以節(jié)省I/OPAD上ESD器件的面積
